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track interlock cycles for the ALU
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Jaklyy
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5a174a2ce3
commit
aa1217af0a
@ -767,12 +767,6 @@ void A_MUL(ARM* cpu)
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u32 res = rm * rs;
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cpu->R[(cpu->CurInstr >> 16) & 0xF] = res;
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if (cpu->CurInstr & (1<<20))
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{
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cpu->SetNZ(res & 0x80000000,
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!res);
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if (cpu->Num==1) cpu->SetC(0);
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}
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u32 cycles;
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if (cpu->Num == 0)
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@ -786,6 +780,13 @@ void A_MUL(ARM* cpu)
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}
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cpu->AddCycles_CI(cycles);
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if (cpu->CurInstr & (1<<20))
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{
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cpu->SetNZ(res & 0x80000000,
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!res);
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if (cpu->Num==1) cpu->SetC(0);
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}
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else cpu->SetCycles_L((cpu->CurInstr >> 16) & 0xF, 1, cpu->ILT_Mul); // interlock cycles do not occur with S variants of multiply instructions
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}
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void A_MLA(ARM* cpu)
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@ -797,12 +798,6 @@ void A_MLA(ARM* cpu)
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u32 res = (rm * rs) + rn;
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cpu->R[(cpu->CurInstr >> 16) & 0xF] = res;
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if (cpu->CurInstr & (1<<20))
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{
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cpu->SetNZ(res & 0x80000000,
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!res);
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if (cpu->Num==1) cpu->SetC(0);
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}
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u32 cycles;
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if (cpu->Num == 0)
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@ -816,6 +811,13 @@ void A_MLA(ARM* cpu)
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}
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cpu->AddCycles_CI(cycles);
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if (cpu->CurInstr & (1<<20))
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{
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cpu->SetNZ(res & 0x80000000,
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!res);
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if (cpu->Num==1) cpu->SetC(0);
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}
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else cpu->SetCycles_L((cpu->CurInstr >> 16) & 0xF, 1, cpu->ILT_Mul); // interlock cycles do not occur with S variants of multiply instructions
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}
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void A_UMULL(ARM* cpu)
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@ -827,12 +829,6 @@ void A_UMULL(ARM* cpu)
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cpu->R[(cpu->CurInstr >> 12) & 0xF] = (u32)res;
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cpu->R[(cpu->CurInstr >> 16) & 0xF] = (u32)(res >> 32ULL);
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if (cpu->CurInstr & (1<<20))
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{
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cpu->SetNZ((u32)(res >> 63ULL),
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!res);
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if (cpu->Num==1) cpu->SetC(0);
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}
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u32 cycles;
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if (cpu->Num == 0)
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@ -846,6 +842,13 @@ void A_UMULL(ARM* cpu)
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}
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cpu->AddCycles_CI(cycles);
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if (cpu->CurInstr & (1<<20))
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{
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cpu->SetNZ((u32)(res >> 63ULL),
|
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!res);
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if (cpu->Num==1) cpu->SetC(0);
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}
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||||
else cpu->SetCycles_L((cpu->CurInstr >> 12) & 0xF, 1, cpu->ILT_Mul); // interlock cycles do not occur with S variants of multiply instructions
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}
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void A_UMLAL(ARM* cpu)
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||||
@ -860,12 +863,6 @@ void A_UMLAL(ARM* cpu)
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||||
cpu->R[(cpu->CurInstr >> 12) & 0xF] = (u32)res;
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cpu->R[(cpu->CurInstr >> 16) & 0xF] = (u32)(res >> 32ULL);
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||||
if (cpu->CurInstr & (1<<20))
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{
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cpu->SetNZ((u32)(res >> 63ULL),
|
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!res);
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if (cpu->Num==1) cpu->SetC(0);
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||||
}
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u32 cycles;
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if (cpu->Num == 0)
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||||
@ -879,6 +876,13 @@ void A_UMLAL(ARM* cpu)
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}
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||||
cpu->AddCycles_CI(cycles);
|
||||
if (cpu->CurInstr & (1<<20))
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{
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cpu->SetNZ((u32)(res >> 63ULL),
|
||||
!res);
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||||
if (cpu->Num==1) cpu->SetC(0);
|
||||
}
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||||
else cpu->SetCycles_L((cpu->CurInstr >> 12) & 0xF, 1, cpu->ILT_Mul); // interlock cycles do not occur with S variants of multiply instructions
|
||||
}
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||||
void A_SMULL(ARM* cpu)
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||||
@ -890,12 +894,6 @@ void A_SMULL(ARM* cpu)
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||||
cpu->R[(cpu->CurInstr >> 12) & 0xF] = (u32)res;
|
||||
cpu->R[(cpu->CurInstr >> 16) & 0xF] = (u32)(res >> 32ULL);
|
||||
if (cpu->CurInstr & (1<<20))
|
||||
{
|
||||
cpu->SetNZ((u32)(res >> 63ULL),
|
||||
!res);
|
||||
if (cpu->Num==1) cpu->SetC(0);
|
||||
}
|
||||
|
||||
u32 cycles;
|
||||
if (cpu->Num == 0)
|
||||
@ -909,6 +907,13 @@ void A_SMULL(ARM* cpu)
|
||||
}
|
||||
|
||||
cpu->AddCycles_CI(cycles);
|
||||
if (cpu->CurInstr & (1<<20))
|
||||
{
|
||||
cpu->SetNZ((u32)(res >> 63ULL),
|
||||
!res);
|
||||
if (cpu->Num==1) cpu->SetC(0);
|
||||
}
|
||||
else cpu->SetCycles_L((cpu->CurInstr >> 12) & 0xF, 1, cpu->ILT_Mul); // interlock cycles do not occur with S variants of multiply instructions
|
||||
}
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|
||||
void A_SMLAL(ARM* cpu)
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||||
@ -923,12 +928,6 @@ void A_SMLAL(ARM* cpu)
|
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|
||||
cpu->R[(cpu->CurInstr >> 12) & 0xF] = (u32)res;
|
||||
cpu->R[(cpu->CurInstr >> 16) & 0xF] = (u32)(res >> 32ULL);
|
||||
if (cpu->CurInstr & (1<<20))
|
||||
{
|
||||
cpu->SetNZ((u32)(res >> 63ULL),
|
||||
!res);
|
||||
if (cpu->Num==1) cpu->SetC(0);
|
||||
}
|
||||
|
||||
u32 cycles;
|
||||
if (cpu->Num == 0)
|
||||
@ -942,6 +941,13 @@ void A_SMLAL(ARM* cpu)
|
||||
}
|
||||
|
||||
cpu->AddCycles_CI(cycles);
|
||||
if (cpu->CurInstr & (1<<20))
|
||||
{
|
||||
cpu->SetNZ((u32)(res >> 63ULL),
|
||||
!res);
|
||||
if (cpu->Num==1) cpu->SetC(0);
|
||||
}
|
||||
else cpu->SetCycles_L((cpu->CurInstr >> 12) & 0xF, 1, cpu->ILT_Mul); // interlock cycles do not occur with S variants of multiply instructions
|
||||
}
|
||||
|
||||
void A_SMLAxy(ARM* cpu)
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||||
@ -964,7 +970,8 @@ void A_SMLAxy(ARM* cpu)
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||||
if (OverflowAdd(res_mul, rn))
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||||
cpu->CPSR |= 0x08000000;
|
||||
|
||||
cpu->AddCycles_C(); // TODO: interlock??
|
||||
cpu->AddCycles_C();
|
||||
cpu->SetCycles_L((cpu->CurInstr >> 16) & 0xF, 1, cpu->ILT_Norm);
|
||||
}
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||||
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||||
void A_SMLAWy(ARM* cpu)
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||||
@ -985,7 +992,8 @@ void A_SMLAWy(ARM* cpu)
|
||||
if (OverflowAdd(res_mul, rn))
|
||||
cpu->CPSR |= 0x08000000;
|
||||
|
||||
cpu->AddCycles_C(); // TODO: interlock??
|
||||
cpu->AddCycles_C();
|
||||
cpu->SetCycles_L((cpu->CurInstr >> 16) & 0xF, 1, cpu->ILT_Norm);
|
||||
}
|
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|
||||
void A_SMULxy(ARM* cpu)
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||||
@ -1003,7 +1011,8 @@ void A_SMULxy(ARM* cpu)
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||||
u32 res = ((s16)rm * (s16)rs);
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||||
|
||||
cpu->R[(cpu->CurInstr >> 16) & 0xF] = res;
|
||||
cpu->AddCycles_C(); // TODO: interlock??
|
||||
cpu->AddCycles_C();
|
||||
cpu->SetCycles_L((cpu->CurInstr >> 16) & 0xF, 1, cpu->ILT_Norm);
|
||||
}
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||||
|
||||
void A_SMULWy(ARM* cpu)
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||||
@ -1019,7 +1028,8 @@ void A_SMULWy(ARM* cpu)
|
||||
u32 res = ((s64)(s32)rm * (s16)rs) >> 16;
|
||||
|
||||
cpu->R[(cpu->CurInstr >> 16) & 0xF] = res;
|
||||
cpu->AddCycles_C(); // TODO: interlock??
|
||||
cpu->AddCycles_C();
|
||||
cpu->SetCycles_L((cpu->CurInstr >> 16) & 0xF, 1, cpu->ILT_Norm);
|
||||
}
|
||||
|
||||
void A_SMLALxy(ARM* cpu)
|
||||
@ -1042,7 +1052,8 @@ void A_SMLALxy(ARM* cpu)
|
||||
cpu->R[(cpu->CurInstr >> 12) & 0xF] = (u32)res;
|
||||
cpu->R[(cpu->CurInstr >> 16) & 0xF] = (u32)(res >> 32ULL);
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||||
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||||
cpu->AddCycles_CI(1); // TODO: interlock??
|
||||
cpu->AddCycles_CI(1);
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||||
cpu->SetCycles_L((cpu->CurInstr >> 12) & 0xF, 1, cpu->ILT_Norm);
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}
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||||
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||||
@ -1086,7 +1097,8 @@ void A_QADD(ARM* cpu)
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||||
}
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||||
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||||
cpu->R[(cpu->CurInstr >> 12) & 0xF] = res;
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||||
cpu->AddCycles_C(); // TODO: interlock??
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||||
cpu->AddCycles_C();
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||||
cpu->SetCycles_L((cpu->CurInstr >> 12) & 0xF, 1, cpu->ILT_Norm);
|
||||
}
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|
||||
void A_QSUB(ARM* cpu)
|
||||
@ -1104,7 +1116,8 @@ void A_QSUB(ARM* cpu)
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||||
}
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||||
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||||
cpu->R[(cpu->CurInstr >> 12) & 0xF] = res;
|
||||
cpu->AddCycles_C(); // TODO: interlock??
|
||||
cpu->AddCycles_C();
|
||||
cpu->SetCycles_L((cpu->CurInstr >> 12) & 0xF, 1, cpu->ILT_Norm);
|
||||
}
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||||
void A_QDADD(ARM* cpu)
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||||
@ -1130,7 +1143,8 @@ void A_QDADD(ARM* cpu)
|
||||
}
|
||||
|
||||
cpu->R[(cpu->CurInstr >> 12) & 0xF] = res;
|
||||
cpu->AddCycles_C(); // TODO: interlock??
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||||
cpu->AddCycles_C();
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||||
cpu->SetCycles_L((cpu->CurInstr >> 12) & 0xF, 1, cpu->ILT_Norm);
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}
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||||
void A_QDSUB(ARM* cpu)
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||||
@ -1156,7 +1170,8 @@ void A_QDSUB(ARM* cpu)
|
||||
}
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||||
|
||||
cpu->R[(cpu->CurInstr >> 12) & 0xF] = res;
|
||||
cpu->AddCycles_C(); // TODO: interlock??
|
||||
cpu->AddCycles_C();
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||||
cpu->SetCycles_L((cpu->CurInstr >> 12) & 0xF, 1, cpu->ILT_Norm);
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}
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